\newpage
\appendix
\section{Code VHDL}
\todo{Finish this this}

\begin{figure}[H]
  \tiny
\centering
\begin{varwidth}{\linewidth}
  \input{assets/code/thermo2bin.tex}
\end{varwidth}
\caption{Module Thermo2bin}
\end{figure}

\begin{figure}[H]
  \tiny
\centering
\begin{varwidth}{\linewidth}
  \input{assets/code/add4bits.tex}
\end{varwidth}
\caption{Module Add4Bits}
\end{figure}

\begin{figure}[H]
  \tiny
\centering
\begin{varwidth}{\linewidth}
  \input{assets/code/add1bita.tex}
\end{varwidth}
\caption{Module Add1BitA}
\end{figure}

\begin{figure}[H]
  \tiny
\centering
\begin{varwidth}{\linewidth}
  \input{assets/code/add1bitb.tex}
\end{varwidth}
\caption{Module Add1BitB}
\end{figure}

\section{Schémas}

\todo{Schéma bloc}\\
\todo{Simulations}


\section{Tables de Vérité et Karnaugh}

\todo{Verite}\\
\todo{Karnaugh}
