blob: 0c43f81e7552ad61883798c3dac680515bf91971 (
plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
|
\newpage
\appendix
\section{Code VHDL}
\todo{Finish this this}
\begin{figure}[H]
\tiny
\centering
\begin{varwidth}{\linewidth}
\input{assets/code/thermo2bin.tex}
\end{varwidth}
\caption{Module Thermo2bin}
\end{figure}
\begin{figure}[H]
\tiny
\centering
\begin{varwidth}{\linewidth}
\input{assets/code/add4bits.tex}
\end{varwidth}
\caption{Module Add4Bits}
\end{figure}
\begin{figure}[H]
\tiny
\centering
\begin{varwidth}{\linewidth}
\input{assets/code/add1bita.tex}
\end{varwidth}
\caption{Module Add1BitA}
\end{figure}
\begin{figure}[H]
\tiny
\centering
\begin{varwidth}{\linewidth}
\input{assets/code/add1bitb.tex}
\end{varwidth}
\caption{Module Add1BitB}
\end{figure}
\section{Schémas}
\todo{Schéma bloc}\\
\todo{Simulations}
\section{Tables de Vérité et Karnaugh}
\todo{Verite}\\
\todo{Karnaugh}
|
