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-- calcul_param_1.vhd
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-- Université de Sherbrooke - Département de GEGI
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-- Version : 5.0
-- Nomenclature : inspiree de la nomenclature 0.2 GRAMS
-- Date : 16 janvier 2020, 4 mai 2020
-- Auteur(s) :
-- Technologie : ZYNQ 7000 Zybo Z7-10 (xc7z010clg400-1)
-- Outils : vivado 2019.1 64 bits
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-- Description (sur une carte Zybo)
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-- À FAIRE:
-- Voir le guide de la problématique
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL; -- pour les additions dans les compteurs
USE ieee.numeric_std.ALL;
Library UNISIM;
use UNISIM.vcomponents.all;
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entity calcul_param_1 is
Port (
i_bclk : in std_logic; -- bit clock (I2S)
i_reset : in std_logic;
i_en : in std_logic; -- un echantillon present a l'entrée
i_ech : in std_logic_vector (23 downto 0); -- echantillon en entrée
o_param : out std_logic_vector (7 downto 0) -- paramètre calculé
);
end calcul_param_1;
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architecture Behavioral of calcul_param_1 is
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-- Signaux
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-- Description comportementale
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begin
o_param <= x"01"; -- temporaire ...
end Behavioral;
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